Agilex SoC FPGA

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Menge RoHS Montageart
Verpackung/Gehäuse
Kern
Anzahl der Kerne
Maximale Taktfrequenz
L1 Cache-Anweisungsspeicher
L1 Cache-Datenspeicher
RAM-Datengröße
Anzahl der Logik-Elemente
Adaptive Logikmodule – ALMs
Anzahl der I/Os
Betriebsversorgungsspannung
Minimale Betriebstemperatur
Maximale Betriebstemperatur
Altera A5EC065BB23AI4S
Altera SoC FPGA
Datenblatt
Nicht-auf-Lager-Vorlaufzeit 16 Wochen
Min.: 60
Mult.: 60

Altera A5EC065BB23AI5S
Altera SoC FPGA
Datenblatt
Nicht-auf-Lager-Vorlaufzeit 16 Wochen
Min.: 60
Mult.: 60

Altera A5EC065BB23AI6S
Altera SoC FPGA
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
Min.: 60
Mult.: 60

Altera A5EC065BB23AI6X
Altera SoC FPGA
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
Min.: 60
Mult.: 60

Altera A5EC065BB32AE4S
Altera SoC FPGA
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
Min.: 24
Mult.: 24

Altera A5EC065BB32AE5S
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
Min.: 24
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Altera A5EC065BB32AE6S
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
Min.: 24
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Altera A5EC065BB32AE6X
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
Min.: 24
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Altera A5EC065BB32AI4S
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
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Altera A5EC065BB32AI5S
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
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Altera A5EC065BB32AI6S
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
Min.: 24
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Altera A5EC065BB32AI6X
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
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Altera A5ED008BB23AE4S
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
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Altera A5ED008BB23AE5S
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
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Altera A5ED008BB23AE6S
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
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Altera A5ED008BB23AE6X
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
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Altera A5ED008BB23AI4S
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Altera A5ED008BB23AI5S
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
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Altera A5ED008BB23AI6S
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
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Altera A5ED008BB23AI6X
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Altera A5ED008BB32AE4S
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
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Altera A5ED008BB32AE5S
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
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Altera A5ED008BB32AE6S
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Nicht-auf-Lager-Vorlaufzeit 16 Wochen
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Altera A5ED008BB32AE6X
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Altera A5ED008BB32AI4S
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